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PCB設計常見問題解答

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PCB設計常見問題解答

發布日期:2018-03-19 作者:AG百家乐電子 點擊:

1、如何選擇PCB板材?  
選擇PCB板材必須在滿足設計需求和可量產性及成本中間取得平衡點。設計需求包含電氣和機構這兩部分。通常在設計非常高速的PCB板子(大於GHz的頻率)時這材質問題會比較重要。例如,現在常用的FR-4材質,在幾個GHz的頻率時的介質損(dielectric loss)會對信號衰減有很大的影響,可能就不合用。就電氣而言,要注意介電常數(dielectric constant)和介質損在所設計的頻率是否合用。  
2、如何避免高頻幹擾?  
避免高頻幹擾的基本思路是盡量降低高頻信號電磁場的幹擾,也就是所謂的串擾(Crosstalk)。可用拉大高速信號和模擬信號之間的距離,或加ground guard/shunt traces在模擬信號旁邊。還要注意數字地對模擬地的噪聲幹擾。  
3、在高速設計中,如何解決信號的完整性問題?  
信號完整性基本上是阻抗匹配的問題。而影響阻抗匹配的因素有信號源的架構和輸出阻抗(output impedance),走線的特性阻抗,負載端的特性,走線的拓樸(topology)架構等。解決的方式是靠端接(termination)與調整走線的拓樸。  
4、差分布線方式是如何實現的?  
差分對的布線有兩點要注意,一是兩條線的長度要盡量一樣長,另一是兩線的間距(此間距由差分阻抗決定)要一直保持不變,也就是要保持平行。平行的方式有兩種,一為兩條線走在同一走線層(side-by-side),一為兩條線走在上下相鄰兩層(over-under)。一般以前者side-by-side實現的方式較多。  
5、對於隻有一個輸出端的時鍾信號線,如何實現差分布線?  
要用差分布線一定是信號源和接收端也都是差分信號才有意義。所以對隻有一個輸出端的時鍾信號是無法使用差分布線的。  
6、接收端差分線對之間可否加一匹配電阻?  
接收端差分線對間的匹配電阻通常會加, 其值應等於差分阻抗的值。這樣信號品質會好些。  
7、為何差分對的布線要靠近且平行?  
對差分對的布線方式應該要適當的靠近且平行。所謂適當的靠近是因為這間距會影響到差分阻抗(differential impedance)的值, 此值是設計差分對的重要參數。需要平行也是因為要保持差分阻抗的一致性。若兩線忽遠忽近, 差分阻抗就會不一致, 就會影響信號完整性(signal integrity)及時間延遲(timing delay)。  
8、如何處理實際布線中的一些理論衝突的問題  
1). 基本上, 將模/數地分割隔離是對的。 要注意的是信號走線盡量不要跨過有分割的地方(moat), 還有不要讓電源和信號的回流電流路徑(returning current path)變太大。 2). 晶振是模擬的正反饋振蕩電路, 要有穩定的振蕩信號, 必須滿足loop gain與phase的規範, 而這模擬信號的振蕩規範很容易受到幹擾, 即使加ground guard traces可能也無法完全隔離幹擾。 而且離的太遠, 地平麵上的噪聲也會影響正反饋振蕩電路。 所以, 一定要將晶振和芯片的距離進可能靠近。 3). 確實高速布線與EMI的要求有很多衝突。 但基本原則是因EMI所加的電阻電容或ferrite bead, 不能造成信號的一些電氣特性不符合規範。 所以, 最好先用安排走線和PCB疊層的技巧來解決或減少EMI的問題, 如高速信號走內層。 最後才用電阻電容或ferrite bead的方式, 以降低對信號的傷害。   
9、如何解決高速信號的手工布線和自動布線之間的矛盾?  
現在較強的布線軟件的自動布線器大部分都有設定約束條件來控製繞線方式及過孔數目。 各家EDA公司的繞線引擎能力和約束條件的設定項目有時相差甚遠。 例如, 是否有足夠的約束條件控製蛇行線(serpentine)蜿蜒的方式, 能否控製差分對的走線間距等。 這會影響到自動布線出來的走線方式是否能符合設計者的想法。 另外, 手動調整布線的難易也與繞線引擎的能力有絕對的關係。 例如, 走線的推擠能力, 過孔的推擠能力, 甚至走線對敷銅的推擠能力等等。 所以, 選擇一個繞線引擎能力強的布線器, 才是解決之道。  
10、關於test coupon。  
test coupon是用來以TDR (Time Domain Reflectometer) 測量所生產的PCB板的特性阻抗是否滿足設計需求。 一般要控製的阻抗有單根線和差分對兩種情況。 所以, test coupon上的走線線寬和線距(有差分對時)要與所要控製的線一樣。 最重要的是測量時接地點的位置。 為了減少接地引線(ground lead)的電感值, TDR探棒(probe)接地的地方通常非常接近量信號的地方(probe tip), 所以, test coupon上量測信號的點跟接地點的距離和方式要符合所用的探棒。  
11、在高速PCB設計中,信號層的空白區域可以敷銅,而多個信號層的敷銅在接地和接電源上應如何分配?  
一般在空白區域的敷銅絕大部分情況是接地。 隻是在高速信號線旁敷銅時要注意敷銅與信號線的距離, 因為所敷的銅會降低一點走線的特性阻抗。 也要注意不要影響到它層的特性阻抗, 例如在dual stripline的結構時。  
12、是否可以把電源平麵上麵的信號線使用微帶線模型計算特性阻抗?電源和地平麵之間的信號是否可以使用帶狀線模型計算?  
是的, 在計算特性阻抗時電源平麵跟地平麵都必須視為參考平麵。 例如四層板: 頂層-電源層-地層-底層, 這時頂層走線特性阻抗的模型是以電源平麵為參考平麵的微帶線模型。  
13、在高密度印製板上通過軟件自動產生測試點一般情況下能滿足大批量生產的測試要求嗎?  
一般軟件自動產生測試點是否滿足測試需求必須看對加測試點的規範是否符合測試機具的要求。另外,如果走線太密且加測試點的規範比較嚴,則有可能沒辦法自動對每段線都加上測試點,當然,需要手動補齊所要測試的地方。  
14、添加測試點會不會影響高速信號的質量?  
至於會不會影響信號質量就要看加測試點的方式和信號到底多快而定。基本上外加的測試點(不用線上既有的穿孔(via or DIP pin)當測試點)可能加在線上或是從線上拉一小段線出來。前者相當於是加上一個很小的電容在線上,後者則是多了一段分支。這兩個情況都會對高速信號多多少少會有點影響,影響的程度就跟信號的頻率速度和信號緣變化率(edge rate)有關。影響大小可透過仿真得知。原則上測試點越小越好(當然還要滿足測試機具的要求)分支越短越好。  
15、若幹PCB組成係統,各板之間的地線應如何連接?  
各個PCB板子相互連接之間的信號或電源在動作時,例如A板子有電源或信號送到B板子,一定會有等量的電流從地層流回到A板子 (此為Kirchoff current law)。這地層上的電流會找阻抗最小的地方流回去。所以,在各個不管是電源或信號相互連接的接口處,分配給地層的管腳數不能太少,以降低阻抗,這樣可以降低地層上的噪聲。另外,也可以分析整個電流環路,尤其是電流較大的部分,調整地層或地線的接法,來控製電流的走法(例如,在某處製造低阻抗,讓大部分的電流從這個地方走),降低對其它較敏感信號的影響。  
16、兩個常被參考的特性阻抗公式:  
a.微帶線(microstrip)  
Z={87/[sqrt(Er+1.41)]}ln[5.98H/(0.8W+T)] 其中,W為線寬,T為走線的銅皮厚度,H為走線到參考平麵的距離,Er是PCB板材質的介電常數(dielectric constant)。此公式必須在0.1<(W/H)<2.0及1<(Er)<15的情況才能應用。  
b.帶狀線(stripline)  
Z=[60/sqrt(Er)]ln{4H/[0.67π(T+0.8W)]} 其中,H為兩參考平麵的距離,並且走線位於兩參考平麵的中間。此公式必須在W/H<0.35及T/H<0.25的情況才能應用。  
17、差分信號線中間可否加地線?  
差分信號中間一般是不能加地線。因為差分信號的應用原理最重要的一點便是利用差分信號間相互耦合(coupling)所帶來的好處,如flux cancellation,抗噪聲(noise immunity)能力等。若在中間加地線,便會破壞耦合效應。  
18、剛柔板設計是否需要專用設計軟件與規範?   
可以用一般設計PCB的軟件來設計柔性電路板(Flexible Printed Circuit)。一樣用Gerber格式給FPC廠商生產。由於製造的工藝和一般PCB不同,各個廠商會依據他們的製造能力會對最小線寬、最小線距、最小孔徑(via)有其限製。除此之外,可在柔性電路板的轉折處鋪些銅皮加以補強。軟板的檢驗標準通常依據IPC6013   
19、適當選擇PCB與外殼接地的點的原則是什麽?  
選擇PCB與外殼接地點選擇的原則是利用chassis ground提供低阻抗的路徑給回流電流(returning current)及控製此回流電流的路徑。例如,通常在高頻器件或時鍾產生器附近可以借固定用的螺絲將PCB的地層與chassis ground做連接,以盡量縮小整個電流回路麵積,也就減少電磁輻射。  
20、電路板DEBUG應從那幾個方麵著手?  
就數字電路而言,首先先依序確定三件事情:  
確認所有電源值的大小均達到設計所需。有些多重電源的係統可能會要求某些電源之間起來的順序與快慢有某種規範。  
確認所有時鍾信號頻率都工作正常且信號邊緣上沒有非單調(non-monotonic)的問題。 
確認reset信號是否達到規範要求。  
這些都正常的話,芯片應該要發出第一個周期(cycle)的信號。接下來依照係統運作原理與bus protocol來debug。   
21、在電路板尺寸固定的情況下,如果設計中需要容納更多的功能,就往往需要提高PCB的走線密度,但是這樣有可能導致走線的相互幹擾增強,同時走線過細也使阻抗無法降低,請介紹在高速(>100MHz)高密度PCB設計中的技巧?  
在設計高速高密度PCB時,串擾(crosstalk interference)確實是要特別注意的,因為它對時序(timing)與信號完整性(signal integrity)有很大的影響。以下提供幾個注意的地方: 1). 控製走線特性阻抗的連續與匹配。 2). 走線間距的大小。一般常看到的間距為兩倍線寬。可以透過仿真來知道走線間距對時序及信號完整性的影響,找出可容忍的最小間距。不同芯片信號的結果可能不同。 3). 選擇適當的端接方式。4). 避免上下相鄰兩層的走線方向相同,甚至有走線正好上下重迭在一起,因為這種串擾比同層相鄰走線的情形還大。5). 利用盲埋孔(blind/buried via)來增加走線麵積。但是PCB板的製作成本會增加。  
在實際執行時確實很難達到完全平行與等長,不過還是要盡量做到。除此以外,可以預留差分端接和共模端接,以緩和對時序與信號完整性的影響。  
22、模擬電源處的濾波經常是用LC電路。但是為什麽有時LC比RC濾波效果差?   
LC與RC濾波效果的比較必須考慮所要濾掉的頻帶與電感值的選擇是否恰當。因為電感的感抗(reactance)大小與電感值和頻率有關。如果電源的噪聲頻率較低,而電感值又不夠大,這時濾波效果可能不如RC。但是,使用RC濾波要付出的代價是電阻本身會耗能,效率較差,且要注意所選電阻能承受的功率。  
23、濾波時選用電感,電容值的方法是什麽?  
電感值的選用除了考慮所想濾掉的噪聲頻率外,還要考慮瞬時電流的反應能力。如果LC的輸出端會有機會需要瞬間輸出大電流,則電感值太大會阻礙此大電流流經此電感的速度,增加紋波噪聲(ripple noise)。 電容值則和所能容忍的紋波噪聲規範值的大小有關。紋波噪聲值要求越小,電容值會較大。而電容的ESR/ESL也會有影響。另外,如果這LC是放在開關式電源(switching regulation power)的輸出端時,還要注意此LC所產生的極點零點(pole/zero)對負反饋控製(negative feedback control)回路穩定度的影響。   
24、如何盡可能的達到EMC要求,又不致造成太大的成本壓力?  
PCB板上會因EMC而增加的成本通常是因增加地層數目以增強屏蔽效應及增加了ferrite bead、choke等抑製高頻諧波器件的緣故。除此之外,通常還是需搭配其它機構上的屏蔽結構才能使整個係統通過EMC的要求。以下僅就PCB板的設計技巧提供幾個降低電路產生的電磁輻射效應。  
1)、盡可能選用信號斜率(slew rate)較慢的器件,以降低信號所產生的高頻成分。 2)、注意高頻器件擺放的位置,不要太靠近對外的連接器。 3)、注意高速信號的阻抗匹配,走線層及其回流電流路徑(return current path), 以減少高頻的反射與輻射。4)、在各器件的電源管腳放置足夠與適當的去耦合電容以緩和電源層和地層上的噪聲。特別注意電容的頻率響應與溫度的特性是否符合設計所需。 5)、對外的連接器附近的地可與地層做適當分割,並將連接器的地就近接到chassis ground。6)、可適當運用ground guard/shunt traces在一些特別高速的信號旁。但要注意guard/shunt traces對走線特性阻抗的影響。7)、電源層比地層內縮20H,H為電源層與地層之間的距離。  
25、當一塊PCB板中有多個數/模功能塊時,常規做法是要將數/模地分開,原因何在?  
將數/模地分開的原因是因為數字電路在高低電位切換時會在電源和地產生噪聲,噪聲的大小跟信號的速度及電流大小有關。如果地平麵上不分割且由數字區域電路所產生的噪聲較大而模擬區域的電路又非常接近,則即使數模信號不交叉, 模擬的信號依然會被地噪聲幹擾。也就是說數模地不分割的方式隻能在模擬電路區域距產生大噪聲的數字電路區域較遠時使用。  
26、另一種作法是在確保數/模分開布局,且數/模信號走線相互不交叉的情況下,整個PCB板地不做分割,數/模地都連到這個地平麵上。道理何在?  
數模信號走線不能交叉的要求是因為速度稍快的數字信號其返回電流路徑(return current path)會盡量沿著走線的下方附近的地流回數字信號的源頭,若數模信號走線交叉,則返回電流所產生的噪聲便會出現在模擬電路區域內。  
27、在高速PCB設計原理圖設計時,如何考慮阻抗匹配問題?  
在設計高速PCB電路時,阻抗匹配是設計的要素之一。而阻抗值跟走線方式有絕對的關係, 例如是走在表麵層(microstrip)或內層(stripline/double stripline),與參考層(電源層或地層)的距離,走線寬度,PCB材質等均會影響走線的特性阻抗值。也就是說要在布線後才能確定阻抗值。一般仿真軟件會因線路模型或所使用的數學算法的限製而無法考慮到一些阻抗不連續的布線情況,這時候在原理圖上隻能預留一些terminators(端接),如串聯電阻等,來緩和走線阻抗不連續的效應。真正根本解決問題的方法還是布線時盡量注意避免阻抗不連續的發生。  
28、哪裏能提供比較準確的IBIS模型庫?  
IBIS模型的準確性直接影響到仿真的結果。基本上IBIS可看成是實際芯片I/O buffer等效電路的電氣特性資料,一般可由SPICE模型轉換而得 (亦可采用測量, 但限製較多),而SPICE的資料與芯片製造有絕對的關係,所以同樣一個器件不同芯片廠商提供,其SPICE的資料是不同的,進而轉換後的IBIS模型內之資料也會隨之而異。也就是說,如果用了A廠商的器件,隻有他們有能力提供他們器件準確模型資料,因為沒有其它人會比他們更清楚他們的器件是由何種工藝做出來的。如果廠商所提供的IBIS不準確, 隻能不斷要求該廠商改進才是根本解決之道。  
29、在高速PCB設計時,設計者應該從那些方麵去考慮EMC、EMI的規則呢?  
一般EMI/EMC設計時需要同時考慮輻射(radiated)與傳導(conducted)兩個方麵. 前者歸屬於頻率較高的部分(>30MHz)後者則是較低頻的部分(<30MHz). 所以不能隻注意高頻而忽略低頻的部分。一個好的EMI/EMC設計必須一開始布局時就要考慮到器件的位置, PCB迭層的安排, 重要聯機的走法, 器件的選擇等, 如果這些沒有事前有較佳的安排, 事後解決則會事倍功半, 增加成本. 例如時鍾產生器的位置盡量不要靠近對外的連接器, 高速信號盡量走內層並注意特性阻抗匹配與參考層的連續以減少反射, 器件所推的信號之斜率(slew rate)盡量小以減低高頻成分, 選擇去耦合(decoupling/bypass)電容時注意其頻率響應是否符合需求以降低電源層噪聲. 另外, 注意高頻信號電流之回流路徑使其回路麵積盡量小(也就是回路阻抗loop impedance盡量小)以減少輻射. 還可以用分割地層的方式以控製高頻噪聲的範圍. 最後, 適當的選擇PCB與外殼的接地點(chassis ground)。  
30、如何選擇EDA工具?  
目前的pcb設計軟件中,熱分析都不是強項,所以並不建議選用,其它的功能1.3.4可以選擇PADS或Cadence性能價格比都不錯。PLD的設計的初學者可以采用PLD芯片廠家提供的集成環境,在做到百萬門以上的設計時可以選用單點工具。  
31、請推薦一種適合於高速信號處理和傳輸的EDA軟件。  
常規的電路設計,INNOVEDA 的 PADS 就非常不錯,且有配合用的仿真軟件,而這類設計往往占據了70%的應用場合。在做高速電路設計,模擬和數字混合電路,采用Cadence的解決方案應該屬於性能價格比較好的軟件,當然Mentor的性能還是非常不錯的,特別是它的設計流程管理方麵應該是最為優秀的。  
32、對PCB板各層含義的解釋   
Topoverlay ----頂層器件名稱, 也叫 top silkscreen 或者 top component legend, 比如 R1 C5, IC10. 
bottomoverlay----同理 
multilayer-----如果你設計一個4層板,你放置一個 free pad or via, 定義它作為multilay 那麽它的pad就會自動出現在4個層 上,如果你隻定義它是top layer, 那麽它的pad就會隻出現在頂層上。  
33、2G以上高頻PCB設計,走線,排版,應重點注意哪些方麵?  
2G以上高頻PCB屬於射頻電路設計,不在高速數字電路設計討論範圍內。而射頻電路的布局(layout)和布線(routing)應該和原理圖一起考慮的,因為布局布線都會造成分布效應。而且,射頻電路設計一些無源器件是通過參數化定義,特殊形狀銅箔實現,因此要求EDA工具能夠提供參數化器件,能夠編輯特殊形狀銅箔。 
Mentor公司的boardstation中有專門的RF設計模塊,能夠滿足這些要求。而且,一般射頻設計要求有專門射頻電路分析工具,業界最著名的是agilent的eesoft,和Mentor的工具有很好的接口。  
34、2G以上高頻PCB設計,微帶的設計應遵循哪些規則?  
射頻微帶線設計,需要用三維場分析工具提取傳輸線參數。所有的規則應該在這個場提取工具中規定。  
35、對於全數字信號的PCB,板上有一個80MHz的鍾源。除了采用絲網(接地)外,為了保證有足夠的驅動能力,還應該采用什麽樣的電路進行保護?  
確保時鍾的驅動能力,不應該通過保護實現,一般采用時鍾驅動芯片。一般擔心時鍾驅動能力,是因為多個時鍾負載造成。采用時鍾驅動芯片,將一個時鍾信號變成幾個,采用點到點的連接。選擇驅動芯片,除了保證與負載基本匹配,信號沿滿足要求(一般時鍾為沿有效信號),在計算係統時序時,要算上時鍾在驅動芯片內時延。  
36、如果用單獨的時鍾信號板,一般采用什麽樣的接口,來保證時鍾信號的傳輸受到的影響小?  
時鍾信號越短,傳輸線效應越小。采用單獨的時鍾信號板,會增加信號布線長度。而且單板的接地供電也是問題。如果要長距離傳輸,建議采用差分信號。LVDS信號可以滿足驅動能力要求,不過您的時鍾不是太快,沒有必要。  
37、27M,SDRAM時鍾線(80M-90M),這些時鍾線二三次諧波剛好在VHF波段,從接收端高頻竄入後幹擾很大。除了縮短線長以外,還有那些好辦法?  
如果是三次諧波大,二次諧波小,可能因為信號占空比為50%,因為這種情況下,信號沒有偶次諧波。這時需要修改一下信號占空比。 
此外,對於如果是單向的時鍾信號,一般采用源端串聯匹配。這樣可以抑製二次反射,但不會影響時鍾沿速率。源端匹配值,可以采用下圖公式得到。 


38、什麽是走線的拓撲架構?  
Topology,有的也叫routing order.對於多端口連接的網絡的布線次序。  
39、怎樣調整走線的拓撲架構來提高信號的完整性?  
這種網絡信號方向比較複雜,因為對單向,雙向信號,不同電平種類信號,拓樸影響都不一樣,很難說哪種拓樸對信號質量有利。而且作前仿真時,采用何種拓樸對工程師要求很高,要求對電路原理,信號類型,甚至布線難度等都要了解。  
40、怎樣通過安排迭層來減少EMI問題?  
首先,EMI要從係統考慮,單憑PCB無法解決問題。 
層疊對EMI來講,我認為主要是提供信號最短回流路徑,減小耦合麵積,抑製差模幹擾。另外地層與電源層緊耦合,適當比電源層外延,對抑製共模幹擾有好處。  
41、為何要鋪銅?  
一般鋪銅有幾個方麵原因。 
1,EMC.對於大麵積的地或電源鋪銅,會起到屏蔽作用,有些特殊地,如PGND起到防護作用。 
2,PCB工藝要求。一般為了保證電鍍效果,或者層壓不變形,對於布線較少的PCB板層鋪銅。 
3,信號完整性要求,給高頻數字信號一個完整的回流路徑,並減少直流網絡的布線。當然還有散熱,特殊器件安裝要求鋪銅等等原因。  
42、在一個係統中,包含了dsp和pld,請問布線時要注意哪些問題呢?  
看你的信號速率和布線長度的比值。如果信號在傳輸線上的時延和信號變化沿時間可比的話,就要考慮信號完整性問題。另外對於多個DSP,時鍾,數據信號走線拓普也會影響信號質量和時序,需要關注。  
43、除protel工具布線外,還有其他好的工具嗎?  
至於工具,除了PROTEL,還有很多布線工具,如MENTOR的WG2000,EN2000係列和powerpcb,Cadence的allegro,zuken的cadstar,cr5000等,各有所長。  
44、什麽是“信號回流路徑”?   
信號回流路徑,即return current。高速數字信號在傳輸時,信號的流向是從驅動器沿PCB傳輸線到負載,再由負載沿著地或電源通過最短路徑返回驅動器端。這個在地或電源上的返回信號就稱信號回流路徑。Dr.Johson在他的書中解釋,高頻信號傳輸,實際上是對傳輸線與直流層之間包夾的介質電容充電的過程。SI分析的就是這個圍場的電磁特性,以及他們之間的耦合。  
45、如何對接插件進行SI分析?  
在IBIS3.2規範中,有關於接插件模型的描述。一般使用EBD模型。如果是特殊板,如背板,需要SPICE模型。也可以使用多板仿真軟件(HYPERLYNX或IS_multiboard),建立多板係統時,輸入接插件的分布參數,一般從接插件手冊中得到。當然這種方式會不夠精確,但隻要在可接受範圍內即可。  
46、請問端接的方式有哪些?  
端接(terminal),也稱匹配。一般按照匹配位置分有源端匹配和終端匹配。其中源端匹配一般為電阻串聯匹配,終端匹配一般為並聯匹配,方式比較多,有電阻上拉,電阻下拉,戴維南匹配,AC匹配,肖特基二極管匹配。  
47、采用端接(匹配)的方式是由什麽因素決定的?  
匹配采用方式一般由BUFFER特性,拓普情況,電平種類和判決方式來決定,也要考慮信號占空比,係統功耗等。  
48、采用端接(匹配)的方式有什麽規則?  
數字電路最關鍵的是時序問題,加匹配的目的是改善信號質量,在判決時刻得到可以確定的信號。對於電平有效信號,在保證建立、保持時間的前提下,信號質量穩定;對延有效信號,在保證信號延單調性前提下,信號變化延速度滿足要求。  
49、能否利用器件的IBIS模型對器件的邏輯功能進行仿真?如果不能,那麽如何進行電路的板級和係統級仿真?  
IBIS模型是行為級模型,不能用於功能仿真。功能仿真,需要用SPICE模型,或者其他結構級模型。  
50、在數字和模擬並存的係統中,有2種處理方法,一個是數字地和模擬地分開,比如在地層,數字地是獨立地一塊,模擬地獨立一塊,單點用銅皮或FB磁珠連接,而電源不分開;另一種是模擬電源和數字電源分開用FB連接,而地是統一地。這兩種方法效果是否一樣?   
應該說從原理上講是一樣的。因為電源和地對高頻信號是等效的。 
區分模擬和數字部分的目的是為了抗幹擾,主要是數字電路對模擬電路的幹擾。但是,分割可能造成信號回流路徑不完整,影響數字信號的信號質量,影響係統EMC質量。因此,無論分割哪個平麵,要看這樣作,信號回流路徑是否被增大,回流信號對正常工作信號幹擾有多大。 
現在也有一些混合設計,不分電源和地,在布局時,按照數字部分、模擬部分分開布局布線,避免出現跨區信號。  
51、安規問題:FCC、EMC的具體含義是什麽?  
FCC: federal communication commission 美國通信委員會 
EMC: electro megnetic compatibility 電磁兼容 
FCC是個標準組織,EMC是一個標準。標準頒布都有相應的原因,標準和測試方法。  
52、何謂差分布線?  
差分信號,有些也稱差動信號,用兩根完全一樣,極性相反的信號傳輸一路數據,依靠兩根信號電平差進行判決。為了保證兩根信號完全一致,在布線時要保持並行,線寬、線間距保持不變。  
53、PCB仿真軟件有哪些?  
仿真的種類很多,高速數字電路信號完整性分析仿真分析(SI)常用軟件有icx,signalvision,hyperlynx,XTK,speectraquest等。有些也用Hspice。  
54、PCB仿真軟件是如何進行LAYOUT仿真的?  
高速數字電路中,為了提高信號質量,降低布線難度,一般采用多層板,分配專門的電源層,地層。  
55、在布局、布線中如何處理才能保證50M以上信號的穩定性  
高速數字信號布線,關鍵是減小傳輸線對信號質量的影響。因此,100M以上的高速信號布局時要求信號走線盡量短。 
數字電路中,高速信號是用信號上升延時間來界定的。而且,不同種類的信號(如TTL,GTL,LVTTL),確保信號質量的方法不一樣。  
56、室外單元的射頻部分,中頻部分,乃至對室外單元進行監控的低頻電路部分往往采用部署在同一PCB上,請問對這樣的PCB在材質上有何要求?如何防止射頻,中頻乃至低頻電路互相之間的幹擾?   
混合電路設計是一個很大的問題。很難有一個完美的解決方案。 
一般射頻電路在係統中都作為一個獨立的單板進行布局布線,甚至會有專門的屏蔽腔體。而且射頻電路一般為單麵或雙麵板,電路較為簡單,所有這些都是為了減少對射頻電路分布參數的影響,提高射頻係統的一致性。相對於一般的FR4材質,射頻電路板傾向與采用高Q值的基材,這種材料的介電常數比較小,傳輸線分布電容較小,阻抗高,信號傳輸時延小。 
在混合電路設計中,雖然射頻,數字電路做在同一塊PCB上,但一般都分成射頻電路區和數字電路區,分別布局布線。之間用接地過孔帶和屏蔽盒屏蔽。  
57、對於射頻部分,中頻部分和低頻電路部分部署在同一PCB上,mentor有什麽解決方案?  
Mentor的板級係統設計軟件,除了基本的電路設計功能外,還有專門的RF設計模塊。在RF原理圖設計模塊中,提供參數化的器件模型,並且提供和EESOFT等射頻電路分析仿真工具的雙向接口;在RF LAYOUT模塊中,提供專門用於射頻電路布局布線的圖案編輯功能,也有和EESOFT等射頻電路分析仿真工具的雙向接口,對於分析仿真後的結果可以反標回原理圖和PCB。同時,利用Mentor軟件的設計管理功能,可以方便的實現設計複用,設計派生,和協同設計。大大加速混合電路設計進程。 
手機板是典型的混合電路設計,很多大型手機設計製造商都利用Mentor加安傑倫的eesoft作為設計平台。  
58、mentor的產品結構如何?  
Mentor Graphics的PCB工具有WG(原veribest)係列和Enterprise(boardstation)係列。  
59、Mentor的PCB設計軟件對BGA、PGA、COB等封裝是如何支持的?  
Mentor的autoactive RE由收購得來的veribest發展而來,是業界第一個無網格,任意角度布線器。 
眾所周知,對於球柵陣列,COB器件,無網格,任意角度布線器是解決布通率的關鍵。 
在最新的autoactive RE中,新增添了推擠過孔,銅箔,REROUTE等功能,使它應用更方便。另外,他支持高速布線,包括有時延要求信號布線和差分對布線。  
60、Mentor的PCB設計軟件對差分線隊的處理又如何?  
Mentor軟件在定義好差分對屬性後,兩根差分對可以一起走線,嚴格保證差分對線寬,間距和長度差,遇到障礙可以自動分開,在換層時可以選擇過孔方式。  
61、在一塊12層PCb板上,有三個電源層2.2v,3.3v,5v,將三個電源各作在一層,地線該如何處理?  
一般說來,三個電源分別做在三層,對信號質量比較好。因為不大可能出現信號跨平麵層分割現象。跨分割是影響信號質量很關鍵的一個因素,而仿真軟件一般都忽略了它。 
對於電源層和地層,對高頻信號來說都是等效的。在實際中,除了考慮信號質量外,電源平麵耦合(利用相鄰地平麵降低電源平麵交流阻抗),層疊對稱,都是需要考慮的因素。  
62、PCB在出廠時如何檢查是否達到了設計工藝要求?  
很多PCB廠家在PCB加工完成出廠前,都要經過加電的網絡通斷測試,以確保所有聯線正確。同時,越來越多的廠家也采用x光測試,檢查蝕刻或層壓時的一些故障。 
對於貼片加工後的成品板,一般采用ICT測試檢查,這需要在PCB設計時添加ICT測試點。如果出現問題,也可以通過一種特殊的X光檢查設備排除是否加工原因造成故障。  
63、“機構的防護”是不是機殼的防護?  
是的。機殼要盡量嚴密,少用或不用導電材料,盡可能接地。    
64、在芯片選擇的時候是否也需要考慮芯片本身的esd問題?    
不論是雙層板還是多層板,都應盡量增大地的麵積。在選擇芯片時要考慮芯片本身的ESD特性,這些在芯片說明中一般都有提到,而且即使不同廠家的同一種芯片性能也會有所不同。設計時多加注意,考慮的全麵一點,做出電路板的性能也會得到一定的保證。但ESD的問題仍然可能出現,因此機構的防護對ESD的防護也是相當重要的。   
65、在做pcb板的時候,為了減小幹擾,地線是否應該構成閉和形式?  
在做PCB板的時候,一般來講都要減小回路麵積,以便減少幹擾,布地線的時候,也不 應布成閉合形式,而是布成樹枝狀較好,還有就是要盡可能增大地的麵積。  
66、如果仿真器用一個電源,pcb板用一個電源,這兩個電源的地是否應該連在一起?  
如果可以采用分離電源當然較好,因為如此電源間不易產生幹擾,但大部分設備是有具體要求的。既然仿真器和PCB板用的是兩個電源,按我的想法是不該將其共地的。  
67、一個電路由幾塊pcb板構成,他們是否應該共地?  
一個電路由幾塊PCB構成,多半是要求共地的,因為在一個電路中用幾個電源畢竟是不太實際的。但如果你有具體的條件,可以用不同電源當然幹擾會小些。  
68、設計一個手持產品,帶LCD,外殼為金屬。測試ESD時,無法通過ICE-1000-4-2的測試,CONTACT隻能通過1100V,AIR可以通過6000V。ESD耦合測試時,水平隻能可以通過3000V,垂直可以通過4000V測試。CPU主頻為33MHZ。有什麽方法可以通過ESD測試?  
手持產品又是金屬外殼,ESD的問題一定比較明顯,LCD也恐怕會出現較多的不良現象。如果沒辦法改變現有的金屬材質,則建議在機構內部加上防電材料,加強PCB的地,同時想辦法讓LCD接地。當然,如何操作要看具體情況。  
69、設計一個含有DSP,PLD的係統,該從那些方麵考慮ESD?  
就一般的係統來講,主要應考慮人體直接接觸的部分,在電路上以及機構上進行適當的保護。至於ESD會對係統造成多大的影響,那還要依不同情況而定。幹燥的環境下,ESD現象會比較嚴重,較敏感精細的係統,ESD的影響也會相對明顯。雖然大的係統有時ESD影響並不明顯,但設計時還是要多加注意,盡量防患於未然。  
70、PCB設計中,如何避免串擾?  
變化的信號(例如階躍信號)沿傳輸線由A到B傳播,傳輸線C-D上會產生耦合信號,變化的信號一旦結束也就是信號恢複到穩定的直流電平時,耦合信號也就不存在了,因此串擾僅發生在信號跳變的過程當中,並且信號沿的變化(轉換率)越快,產生的串擾也就越大。空間中耦合的電磁場可以提取為無數耦合電容和耦合電感的集合,其中由耦合電容產生的串擾信號在受害網絡上可以分成前向串擾和反向串擾Sc,這個兩個信號極性相同;由耦合電感產生的串擾信號也分成前向串擾和反向串擾SL,這兩個信號極性相反。耦合電感電容產生的前向串擾和反向串擾同時存在,並且大小幾乎相等,這樣,在受害網絡上的前向串擾信號由於極性相反,相互抵消,反向串擾極性相同,疊加增強。 

串擾分析的模式通常包括默認模式,三態模式和最壞情況模式分析。默認模式類似AG百家乐實際對串擾測試的方式,即侵害網絡驅動器由翻轉信號驅動,受害網絡驅動器保持初始狀態(高電平或低電平),然後計算串擾值。這種方式對於單向信號的串擾分析比較有效。三態模式是指侵害網絡驅動器由翻轉信號驅動,受害的網絡的三態終端置為高阻狀態,來檢測串擾大小。這種方式對雙向或複雜拓樸網絡比較有效。最壞情況分析是指將受害網絡的驅動器保持初始狀態,仿真器計算所有默認侵害網絡對每一個受害網絡的串擾的總和。這種方式一般隻對個別關鍵網絡進行分析,因為要計算的組合太多,仿真速度比較慢。  
71、導帶,即微帶線的地平麵的鋪銅麵積有規定嗎?  
對於微波電路設計,地平麵的麵積對傳輸線的參數有影響。具體算法比較複雜(請參閱安傑倫的EESOFT有關資料)。而一般PCB數字電路的傳輸線仿真計算而言,地平麵麵積對傳輸線參數沒有影響,或者說忽略影響。  
72、在EMC測試中發現時鍾信號的諧波超標十分嚴重,隻是在電源引腳上連接去耦電容。在PCB設計中需要注意哪些方麵以抑止電磁輻射呢?   
EMC的三要素為輻射源,傳播途徑和受害體。傳播途徑分為空間輻射傳播和電纜傳導。所以要抑製諧波,首先看看它傳播的途徑。電源去耦是解決傳導方式傳播,此外,必要的匹配和屏蔽也是需要的。  
73、采用4層板設計的產品中,為什麽有些是雙麵鋪地的,有些不是?  
鋪地的作用有幾個方麵的考慮:1,屏蔽;2,散熱;3,加固;4,PCB工藝加工需要。所以不管幾層板鋪地,首先要看它的主要原因。  
這裏AG百家乐主要討論高速問題,所以主要說屏蔽作用。表麵鋪地對EMC有好處,但是鋪銅要盡量完整,避免出現孤島。一般如果表層器件布線較多,  
很難保證銅箔完整,還會帶來內層信號跨分割問題。所以建議表層器件或走線多的板子,不鋪銅。  
74、對於一組總線(地址,數據,命令)驅動多個(多達4,5個)設備(FLASH,SDRAM,其他外設...)的情況,在PCB布線時,采用那種方式?  
布線拓撲對信號完整性的影響,主要反映在各個節點上信號到達時刻不一致,反射信號同樣到達某節點的時刻不一致,所以造成信號質量惡化。一般來講,星型拓撲結構,可以通過控製同樣長的幾個stub,使信號傳輸和反射時延一致,達到比較好的信號質量。  
在使用拓撲之間,要考慮到信號拓撲節點情況、實際工作原理和布線難度。不同的buffer,對於信號的反射影響也不一致,所以星型拓撲並不能很好解決上述數據地址總線連接到flash和sdram的時延,進而無法確保信號的質量;另一方麵,高速的信號一般在dsp和sdram之間通信,flash加載時的速率並不高,所以在高速仿真時隻要確保實際高速信號有效工作的節點處的波形,而無需關注flash處波形;星型拓撲比較菊花鏈等拓撲來講,布線難度較大,尤其大量數據地址信號都采用星型拓撲時。 
附圖是使用Hyperlynx仿真數據信號在DDR——DSP——FLASH拓撲連接,和DDR——FLASH——DSP連接時在150MHz時的仿真波形。  
可以看到,第二種情形,DSP處信號質量更好,而FLASH處波形較差,而實際工作信號時DSP和DDR處的波形。 

  


75、頻率30M以上的PCB,布線時使用自動布線還是手動布線;布線的軟件功能都一樣嗎?  
是否高速信號是依據信號上升沿而不是絕對頻率或速度。自動或手動布線要看軟件布線功能的支持,有些布線手工可能會優於自動布線,但有些布線,例如查分布線,總線時延補償布線,自動布線的效果和效率會遠高於手工布線。一般 PCB基材主要由樹脂和玻璃絲布混合構成,由於比例不同,介電常數和厚度都不同。一般樹脂含量高的,介電常數越小,可以更薄。具體參數,可以向PCB生產廠家谘詢。另外,隨著新工藝出現,還有一些特殊材質的PCB板提供給諸如超厚背板或低損耗射頻板需要。    
76、在PCB設計中,通常將地線又分為保護地和信號地;電源地又分為數字地和模擬地,為什麽要對地線進行劃分?   
劃分地的目的主要是出於EMC的考慮,擔心數字部分電源和地上的噪聲會對其他信號,特別是模擬信號通過傳導途徑有幹擾。至於信號的和保護地的劃分,是因為EMC中ESD靜放電的考慮,類似於AG百家乐生活中避雷針接地的作用。無論怎樣分,最終的大地隻有一個。隻是噪聲瀉放途徑不同而已。  
77、在布時鍾時,有必要兩邊加地線屏蔽嗎?   
是否加屏蔽地線要根據板上的串擾/EMI情況來決定,而且如對屏蔽地線的處理不好,有可能反而會使情況更糟。  
78、布不同頻率的時鍾線時有什麽相應的對策?   
對時鍾線的布線,最好是進行信號完整性分析,製定相應的布線規則,並根據這些規則來進行布線。  
79、PCB單層板手工布線時,是放在頂層還是底層?   
如果是頂層放器件,底層布線。  
80、PCB單層板手工布線時,跳線要如何表示?  
跳線是PCB設計中特別的器件,隻有兩個焊盤,距離可以定長的,也可以是可變長度的。手工布線時可根據需要添加。板上會有直連線表示,料單中也會出現。  
81、假設一片4層板,中間兩層是VCC和GND,走線從top到bottom,從BOTTOM SIDE流到TOP SIDE的回流路徑是經這個信號的VIA還是POWER?  
過孔上信號的回流路徑現在還沒有一個明確的說法,一般認為回流信號會從周圍最近的接地或接電源的過孔處回流。一般EDA工具在仿真時都把過孔當作一個固定集總參數的RLC網絡處理,事實上是取一個最壞情況的估計。  
82、“進行信號完整性分析,製定相應的布線規則,並根據這些規則來進行布線”,此句如何理解?  
前仿真分析,可以得到一係列實現信號完整性的布局、布線策略。通常這些策略會轉化成一些物理規則,約束PCB的布局和布線。通常的規則有拓撲規則,長度規則,阻抗規則,並行間距和並行長度規則等等。PCB工具可以在這些約束下,完成布線。當然,完成的效果如何,還需要經過後仿真驗證才知道。   
83、怎樣選擇PCB的軟件?   
選擇PCB的軟件,根據自己的需求。市麵提供的高級軟件很多,關鍵看看是否適合您設計能力,設計規模和設計約束的要求。刀快了好上手,太快會傷手。找個EDA廠商,請過去做個產品介紹,大家坐下來聊聊,不管買不買,都會有收獲。  
84、關於碎銅、浮銅的概念該怎麽理解呢?   
從PCB加工角度,一般將麵積小於某個單位麵積的銅箔叫碎銅,這些太小麵積的銅箔會在加工時,由於蝕刻誤差導致問題。從電氣角度來講,將沒有合任何直流網絡連結的銅箔叫浮銅,浮銅會由於周圍信號影響,產生天線效應。浮銅可能會是碎銅,也可能是大麵積的銅箔。  
85、近端串擾和遠端串擾與信號的頻率和信號的上升時間是否有關係?是否會隨著它們變化而變化?如果有關係,能否有公式說明它們之間的關係?   
應該說侵害網絡對受害網絡造成的串擾與信號變化沿有關,變化越快,引起的串擾越大,(V=L*di/dt)。串擾對受害網絡上數字信號的判決影響則與信號頻率有關,頻率越快,影響越大。  
86、在PROTEL中如何畫綁定IC?   
具體講,在PCB中使用機械層畫邦定圖,IC襯底襯根據IC SPEC.決定接vccgndfloat,用機械層print bonding drawing即可。  
87、用PROTEL繪製原理圖,製板時產生的網絡表始終有錯,無法自動產生PCB板,原因是什麽?   
可以根據原理圖對生成的網絡表進行手工編輯, 檢查通過後即可自動布線。用製板軟件自動布局和布線的板麵都不十分理想。網絡表錯誤可能是沒有指定原理圖中元件封裝;也可能是布電路板的庫中沒有包含指定原理圖中全部元件封裝。如果是單麵板就不要用自動布線,雙麵板就可以用自動布線。也可以對電源和重要的信號線手動,其他的自動。  
88、PCB與PCB的連接,通常靠接插鍍金或銀的“手指”實現,如果“手指”與插座間接觸不良怎麽辦?   
如果是清潔問題,可用專用的電器觸點清潔劑清洗,或用寫字用的橡皮擦清潔PCB。還要考慮1、金手指是否太薄,焊盤是否和插座不吻合;2、插座是否進了鬆香水或雜質;3、插座的質量是否可靠。  
89、如何用powerPCB設定4層板的層?   
可以將層定義設為  
1:no plane+ component(top route)  
2:cam plane或split/mixed (GND)  
3:cam plane或split/mixed (power)  
4:no plane+component(如果單麵放元件可以定義為no plane+route)  
注意:  
cam plane生成電源和地層是負片,並且不能在該層走線,而split/mixed生成的是正片,而且該層可以作為電源或地,也可以在該層走線(部推薦在電源層和地層走線,因為這樣會破壞該層的完整性, 可能造成EMI的問題) 。將電源網絡(如3.3V,5V等)在2層的assign中由左邊列表添加到右邊列表,這樣就完成了層定義  
90、PCB中各層的含義是什麽?   
Mechanical 機械層:定義整個PCB板的外觀,即整個PCB板的外形結構。 
Keepoutlayer 禁止布線層:定義在布電氣特性的銅一側的邊界。也就是說先定義了禁止布線層後,在以後的布過程中,所布的具有電氣特性的線不可以超出禁止布線層的邊界。 
Topoverlay 頂層絲印層 & Bottomoverlay 底層絲印層:定義頂層和底的絲印字符,就是一般在PCB板上看到的元件編號和一些字符。  
Toppaste 頂層焊盤層 &  Bottompaste 底層焊盤層:指AG百家乐可以看到的露在外麵的銅鉑。 
Topsolder 頂層阻焊層 &  Bottomsolder 底層阻焊層:與toppaste和bottompaste兩層相反,是要蓋綠油的層。 
Drillguide 過孔引導層:  
Drilldrawing 過孔鑽孔層:  
Multiplayer 多層:指PCB板的所有層。  
91、在高速PCB中,VIA可以減少很大的回流路徑,但有的又說情願彎一下也不要打VIA,應該如何取舍?   
分析RF電路的回流路徑,與高速數字電路中信號回流還不太一樣。首先,二者有共同點,都是分布參數電路,都是應用maxwell方程計算電路的特性。  

然而,射頻電路是模擬電路,有電路中電壓V=V(t),電流I=I(t)兩個變量都需要進行控製,而數字電路隻關注信號電壓的變化V=V(t)。因此,在RF布線中,除了考慮信號回流外,還需要考慮布線對電流的影響。即打彎布線和過孔對信號電流有沒有影響。  

此外,大多數RF板都是單麵或雙麵PCB,並沒有完整的平麵層,回流路徑分布在信號周圍各個地和電源上,仿真時需要使用3D場提取工具分析,這時候打彎布線和過孔的回流需要具體分析;高速數字電路分析一般隻處理有完整平麵層的多層PCB,使用2D場提取分析,隻考慮在相鄰平麵的信號回流,過孔隻作為一個集總參數的R-L-C處理。  
92、在設計PCB板時,有如下兩個疊層方案:  
疊層1  
》信號  
》地  
》信號  
》電源+1.5V  
》信號  
》電源+2.5V  
》信號  
》電源+1.25V  
》電源+1.2V  
》信號  
》電源+3.3V  
》信號  
》電源+1.8V  
》信號  
》地  
》信號  

疊層2  
》信號  
》地  
》信號  
》電源+1.5V  
》信號  
》地  
》信號  
》電源+1.25V +1.8V  
》電源+2.5V +1.2V  
》信號  
》地  
》信號  
》電源+3.3V  
》信號  
》地  
》信號  
哪一種疊層順序比較優選?對於疊層2,中間的兩個分割電源層是否會對相鄰的信號層產生影響?這兩個信號層已經有地平麵給信號作為回流路徑。   
應該說兩種層疊各有好處。第一種保證了平麵層的完整,第二種增加了地層數目,有效降低了電源平麵的阻抗,對抑製係統EMI有好處。  

理論上講,電源平麵和地平麵對於交流信號是等效的。但實際上,地平麵具有比電源平麵更好的交流阻抗,信號優選地平麵作為回流平麵。但是由於層疊厚度因素的影響,例如信號和電源層間介質厚度小於與地之間的介質厚度,第二種層疊中跨分割的信號同樣在電源分隔處存在信號回流不完整的問題。   
93、當信號跨電源分割時,是否表示對該信號而言,該電源平麵的交流阻抗大?此時,如果該信號層還有地平麵與其相鄰,即使信號和電源層間介質厚度小於與地之間的介質厚度,信號是否也會選擇地平麵作為回流路徑?  
沒錯,這種說法是對的,根據阻抗計算公式,Z=squa(L/C), 在分隔處,C變小,Z增大。當然此處,信號還與地層相鄰,C比較大,Z較小,信號優先從完整的地平麵上回流。但是,不可避免會在分隔處產生阻抗不連續。  
94、在使用protel 99se軟件設計,處理器的是89C51,晶振12MHZ 係統中還有一個40KHZ的超聲波信號和800hz的音頻信號,此時如何設計PCB才能提供高抗幹擾能力? 
對於89C51等單片機而言,多大的信號的時候能夠影響89C51的正常工作?除了拉大兩者之間的距離之外,還有沒有其他的技巧來提高係統抗幹擾的能力?   
PCB設計提供高抗幹擾能力,當然需要盡量降低幹擾源信號的信號變化沿速率,具體多高頻率的信號,要看幹擾信號是那種電平,PCB布線多長。除了拉開間距外,通過匹配或拓撲解決幹擾信號的反射,過衝等問題,也可以有效降低信號幹擾。  
95、請問焊盤對高速信號有什麽影響?   
一個很好的問題。焊盤對高速信號有的影響,它的影響類似器件的封裝對器件的影響上。詳細的分析,信號從IC內出來以後,經過綁定線,管腳,封裝外殼,焊盤,焊錫到達傳輸線,這個過程中的所有關節都會影響信號的質量。但是實際分析時,很難給出焊盤、焊錫加上管腳的具體參數。所以一般就用IBIS模型中的封裝的參數將他們都概括了,當然這樣的分析在較低的頻率上分析是可以接收的,對於更高頻率信號更高精度仿真,就不夠精確了。現在的一個趨勢是用IBIS的V-I、V-T曲線描述buffer特性,用SPICE模型描述封裝參數。當然,在IC設計當中,也有信號完整性問題,在封裝選擇和管腳分配上也考慮了這些因素對信號質量的影響。  
96、自動浮銅後,浮銅會根據板子上麵器件的位置和走線布局來填充空白處,但這樣就會形成很多的小於等於90度的尖角和毛刺(比如一個多腳芯片各個管腳之間會有很多相對的尖角浮銅),在高壓測試時候會放電,無法通過高壓測試,不知除了自動浮銅後通過人工一點一點修正去除這些尖角和毛刺外有沒有其他的好辦法。  
自動浮銅中出現的尖角浮銅問題,的確是各很麻煩的問題,除了有你提到的放電問題外,在加工中也會由於酸滴積聚問題,造成加工的問題。從2000年起,mentor在WG和EN當中,都支持動態銅箔邊緣修複功能,還支持動態覆銅,可以自動解決以上問題。   
97、請問在PCB 布線中電源的分布和布線是否也需要象接地一樣注意。若不注意會帶來什麽樣的問題?會增加幹擾麽?   
電源若作為平麵層處理,其方式應該類似於地層的處理,當然,為了降低電源的共模輻射,建議內縮20倍的電源層距地層的高度。如果布線,建議走樹狀結構,注意避免電源環路問題。電源閉環會引起較大的共模輻射。   
98、地址線是否應該采用星形布線?若采用星形布線,則Vtt的終端電阻可不可以放在星形的連接點處或者放在星形的一個分支的末端?  
地址線是否要采用星型布線,取決於終端之間的時延要求是否滿足係統的建立、保持時間,另外還要考慮到布線的難度。星型拓撲的原因是確保每個分支的時延和反射一致,所以星型連接中使用終端並聯匹配,一般會在所有終端都添加匹配,隻在一個分支添加匹配,不可能滿足這樣的要求。  
99、如果希望盡量減少板麵積,而打算像內存條那樣正反貼,可以嗎?  
正反貼的PCB設計,隻要你的焊接加工沒問題,當然可以。  
100、如果隻是在主板上貼有四片DDRmemory,要求時鍾能達到150Mhz,在布線方麵有什麽具體要求?  
150Mhz的時鍾布線,要求盡量減小傳輸線長度,降低傳輸線對信號的影響。如果還不能滿足要求,仿真一下,看看匹配、拓撲、阻抗控製等策略是有效。  
101、在PCB板上線寬及過孔的大小與所通過的電流大小的關係是怎樣的?   
一般的PCB的銅箔厚度為1盎司,約1.4mil的話,大致1mil線寬允許的最大電流為1A。過孔比較複雜,除了與過孔焊盤大小有關外,還與加工過程中電鍍後孔壁沉銅厚度有關。  
102、為何要將PCB文件轉換為GERBER文件和鑽孔數據後交PCB廠製板?  
  大多數工程師都習慣於將PCB文件設計好後直接送PCB廠加工,而國際上比較流行的做法是將PCB文件轉換為GERBER文件和鑽孔數據後交PCB廠,為何要“多此一舉”呢?    因為電子工程師和PCB工程師對PCB的理解不一樣,由PCB工廠轉換出來的GERBER文件可能不是您所要的,如您在設計時將元件的參數都定義在PCB文件中,您又不想讓這些參數顯示在PCB成品上,您未作說明,PCB廠依葫蘆畫瓢將這些參數都留在了PCB成品上。這隻是一個例子。若您自己將PCB文件轉換成GERBER文件就可避免此類事件發生。    GERBER文件是一種國際標準的光繪格式文件,它包含RS-274-D和RS-274-X兩種格式,其中RS-274-D稱為基本GERBER格式,並要同時附帶D碼文件才能完整描述一張圖形;RS-274-X稱為擴展GERBER格式,它本身包含有D碼信息。常用的CAD軟件都能生成此二種格式文件。    如何檢查生成的GERBER正確性?您隻需在免費軟件Viewmate V6.3中導入這些GERBER文件和D碼文件即可在屏幕上看到或通過打印機打出。    鑽孔數據也能由各種CAD軟件產生,一般格式為Excellon,在Viewmate中也能顯示出來。沒有鑽孔數據當然做不出PCB了。   
103、如何提高布通率?  
  完成一個印製板圖的設計一般都要經過原理圖輸入--網絡表生成--定義Keepout Layer -- 網絡表(元件)加載--元件布局--自動(手動)布線等過程。現今市麵上流行的幾種軟件在元件自動步局功能上都不是很強大,往往通過手工步局更能提高布通率,但請別忘了充分運用Move to Gird 功能,她能將元件自動移到網格交叉點上,對提高布通率大有益處。   
104、PCB文件中如何加上漢字?  
在PCB文件中加漢字的方法有很多種,本人比較喜歡的方法還是下麵將要介紹的:A.前提條件:您的PC中應安裝有Protel99軟件並能正常運行.B.步驟:將windows目錄中的client99.rcs英文菜單文件copy 到另一目錄下保存起來; 下載Protel99cn.zip 解包後將其中的client99.rcs複製到windows目錄下; 再將其他文件複製到Design Explorer 99目錄中;重新啟動計算機後運行Protel99即會出現中文菜單,在放置|漢字菜單中可實現加漢字功能。

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